Avis des lecteurs
Résumé:Le livre sur SystemVerilog a reçu des critiques mitigées, certains louant sa profondeur et son exhaustivité, tandis que d'autres critiquent sa structure désorganisée et son manque d'exemples pratiques.
Avantages:Il s'agit d'un ouvrage de référence bien documenté qui couvre à la fois les aspects de base et les aspects avancés de SystemVerilog. De nombreux évaluateurs louent ses explications détaillées, sa décomposition efficace de concepts complexes et son utilité pour le travail de vérification. Certains estiment qu'il convient aussi bien aux débutants qu'aux ingénieurs expérimentés.
Inconvénients:Les critiques mentionnent que le livre est mal organisé, ressemblant à une collection de notes plutôt qu'à un guide systématique. Certains se plaignent du manque de connaissances fondamentales et de l'absence d'exemples pratiques ou de projets. En outre, des problèmes tels que des fautes de frappe et des styles de figures incohérents ont été relevés.
(basé sur 7 avis de lecteurs)
Titre original :
Introduction to Systemverilog
Contenu du livre :
Ce livre fournit un guide pratique et orienté vers l'application de l'ensemble du langage SystemVerilog de la norme IEEE 1800. Les lecteurs bénéficieront d'une approche pas à pas pour apprendre les nuances du langage et de la méthodologie, ce qui leur permettra de concevoir et de vérifier des ASIC/SoC et des puces CPU complexes. L'auteur couvre l'ensemble du spectre du langage, y compris les contraintes aléatoires, les assertions SystemVerilog, la couverture fonctionnelle, les classes, les vérificateurs, les interfaces et les types de données, parmi d'autres caractéristiques du langage. Écrit par un utilisateur final professionnel et expérimenté de conceptions ASIC/SoC/CPU et FPGA, ce livre explique chaque concept à l'aide d'exemples faciles à comprendre, de journaux de simulation et d'applications dérivées de projets réels. Les lecteurs seront en mesure de s'attaquer à la tâche complexe de la conception d'ASIC à plusieurs millions de portes.
⬤ Il offre une couverture complète de l'ensemble du langage SystemVerilog de la norme IEEE ;
⬤ Il couvre des sujets importants tels que la vérification aléatoire sous contrainte, la classe SystemVerilog, les assertions, la couverture fonctionnelle, les types de données, les vérificateurs, les interfaces, les processus et les procédures, parmi d'autres caractéristiques du langage ;
⬤ Utilise des exemples faciles à comprendre et des journaux de simulation ; les exemples sont simulables et seront fournis en ligne ;
⬤ Écrit par un utilisateur final professionnel et expérimenté de conceptions ASIC/SoC/CPU et FPGA.
Il s'agit d'un ouvrage très complet. Sa rédaction a dû prendre beaucoup de temps. J'aime beaucoup le fait que l'auteur ait décomposé chaque construction de SystemVerilog et qu'il en parle de manière très détaillée, en incluant des exemples de code et des journaux de simulation. Par exemple, un chapitre est consacré aux tableaux et un autre aux files d'attente, ce qui est très utile.
Le manuel de référence du langage (LRM) est assez dense et difficile à utiliser comme texte d'apprentissage du langage. Ce livre explique la sémantique à un niveau de détail qui n'est pas possible dans un LRM. C'est ce qui fait la force de ce livre. Il s'agit d'un excellent livre pour les utilisateurs novices et d'une référence pratique pour les programmeurs expérimentés.
Mark Glasser.
Cerebras Systems.
Autres informations sur le livre :
| ISBN : | 9783030713188 |
| Auteur : | |
| Éditeur : | |
| Reliure : | Relié |
| Année de publication : | 2021 |
| Nombre de pages : | 852 |
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