Note :
Ce livre est fortement recommandé aux ingénieurs qui passent de Verilog à SystemVerilog, en particulier à des fins de conception. Il est détaillé, facile à lire et bien structuré. Cependant, il est à noter que l'édition Kindle est mal formatée et que certains utilisateurs estiment qu'elle ne couvre pas de manière exhaustive le langage SystemVerilog et qu'elle comporte un index clairsemé.
Avantages:⬤ Excellent pour les ingénieurs familiers avec Verilog qui passent à SystemVerilog, en particulier pour la conception.
⬤ Détaillé mais facile à lire.
⬤ Fournit de bons exemples et des études de cas.
⬤ Sujets bien structurés et logiques.
⬤ Recommandé pour les concepteurs et architectes RTL.
⬤ Problèmes de formatage dans l'édition Kindle.
⬤ Pas complet ; manque de détails sur l'ensemble du langage SystemVerilog.
⬤ Index clairsemé par rapport à d'autres manuels.
⬤ Se concentre principalement sur les caractéristiques synthétisables, ne couvrant pas les aspects non synthétisables.
(basé sur 14 avis de lecteurs)
Systemverilog for Design Second Edition: A Guide to Using Systemverilog for Hardware Design and Modeling
Dans sa deuxième édition mise à jour, ce livre a été révisé en profondeur, chapitre par chapitre, afin d'inclure les nombreuses mises à jour de textes et d'exemples nécessaires pour refléter les changements adoptés entre la première édition du livre et la finalisation de la nouvelle norme.
Le livre reflète fidèlement les changements syntaxiques et sémantiques du langage SystemVerilog, ce qui en fait une référence essentielle pour les professionnels des systèmes qui ont besoin des dernières informations sur la version. En outre, la deuxième édition comporte un nouveau chapitre qui explique les « packages » SystemVerilog, une nouvelle annexe qui résume les directives de synthèse présentées tout au long de l'ouvrage, et tous les exemples de code ont été mis à jour en fonction de la syntaxe finale et réexécutés en utilisant la dernière version des outils Synopsys, Mentor et Cadance.
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Dernière modification: 2024.11.14 07:32 (GMT)