Note :
Le livre sur Verilog reçoit des critiques mitigées, beaucoup louant sa clarté et ses exemples pratiques, tandis que d'autres expriment leur déception quant à la profondeur et à la couverture de certains sujets, en particulier pour les débutants. Les utilisateurs ont noté des problèmes avec certaines éditions et certains vendeurs, notamment en ce qui concerne les fautes de grammaire dans les copies imprimées.
Avantages:Le livre est clair, techniquement concis et fournit de nombreux exemples pratiques. Il couvre efficacement le langage Verilog et aide les utilisateurs à comprendre le fonctionnement des simulateurs. Les utilisateurs apprécient l'accent mis sur Verilog 2001 et les exemples de conception gérables qui peuvent être rapidement compris. Il est recommandé aux concepteurs de niveau intermédiaire et comporte un bon index.
Inconvénients:Certains lecteurs ont trouvé que le livre était trop axé sur la simulation et ne couvrait pas suffisamment la façon dont les constructions Verilog sont compilées et répertoriées sur la liste des réseaux. Il présente des lacunes dans la discussion du code des bancs d'essai et certaines éditions peuvent être mal imprimées et comporter des erreurs. Le livre peut ne pas convenir aux débutants, car certaines sections peuvent être chaotiques ou supposer des connaissances préalables. En outre, le prix est considéré comme élevé par certains utilisateurs.
(basé sur 14 avis de lecteurs)
The Verilog(r) Hardware Description Language
XV De l'ancien au nouveau xvii Remerciements xx Verilog Un tutoriel Introduction Mise en route 2 Une description structurelle 2 Simulation du pilote binaryToESeg 4 Création de ports pour le module 7 Création d'un banc d'essai pour un module 8 Modélisation comportementale des circuits combinés 11 Modèles procéduraux 12 Règles de synthèse des circuits combinés 13 Modélisation procédurale des circuits séquentiels cadencés 14 Modélisation des machines à états finis 15 Règles de synthèse des systèmes séquentiels 18 Affectation non bloquante ("..."...................................................).
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Dernière modification: 2024.11.14 07:32 (GMT)